摩爾定律（Moore's Law）在半導體製程進入 22nm 後，隨著尺寸逼近物理極限以及開發成本的日益提升而逐漸放緩，然而產業對於 HPC（高效能運算）晶片的追求並沒有因此停止，近年來更因為 AI 正式進入商用化階段，對於 HPC 晶片的規格和需求更是快速膨脹，正因如此，另闢蹊徑利用將多顆晶片封裝在一起以提升晶片效能的先進封裝自 2023 年起成為市場中最熱門的話題之一。
過去其實早已在手機、PC 處理器上就可看到先進封裝的身影，但 HPC 晶片因尺寸更大，其需求的快速飆升導致以 CoWoS 為首的先進封裝產能嚴重供不應求。
而後在 NVIDIA B100 問世後，變得龐大的晶片尺寸也讓當今使用矽作為封裝材料的 CoWoS 在諸多面向上備受考驗，因此改用玻璃基板作為封裝材料的 FOPLP（Fan-out Panel Level Packaging，面板級封裝）和改用玻璃作為載板核心的玻璃載板等技術如今躍上檯面，成為市場熱門題材。
本文將深入分析「玻璃」將如何顛覆半導體產業，產業鏈中又有哪些公司可直接受惠。
先進封裝是什麼？有哪幾種不同的類型？
先進封裝有別與傳統封裝技術將單一晶片獨立進行封裝，而是把多個相同或不同種類的晶片（例如處理器、記憶體、I/O 晶片等）透過半導體技術，經由水平整合、立體堆疊等方式進行串聯，以便在相同面積下塞進更多電晶體，製造出更小尺寸、更低延遲、更低損耗等優異性質的晶片。
目前雖各家半導體廠、封測廠的先進封裝技術名稱有所不同，但從其背後的技術特性大致上可以分成三類，根據技術難度依序為：
1. 2D Fan-out Packaging (FOP) 扇出型封裝
扇出型封裝根據晶粒擺放順序和正反面還可以細分成多種不同製程，但基本上 FOP 的邏輯就是透過 RDL（Redistribution Layer，線路重分佈層），將原先晶粒的 I/O 接口重新佈局至面積更大的扇出空間，以增加晶片對外連接的引腳數量。
其製程大致上包含以下步驟：
- 將晶片從晶圓分割後，放置在一個暫時性矽基載板上
- 使用模具將晶片與封裝材料（如環氧樹脂）包覆，形成一個完整的扇出結構。
- 對封裝表面進行 CMP（化學機械研磨），確保 RDL 製作所需的平滑表面。
- 通過蝕刻、鍍膜等製程，在封裝層表面形成導線圖案製作 RDL
- 在重新分佈層的接觸面上放置焊球，並移除暫時性載板
Source: 自行製作
對比傳統的覆晶封裝，FOP 因減去基板改用 RDL，在封裝尺寸、散熱性質、訊號損耗等面向上都可較傳統封裝有所提升。台積電的 InFO 即是基於此項技術開發，包含蘋果 A 系列、M 系列處理器都使用了此項技術進行封裝。
2. 2.5D 封裝
2.5D 封裝則是較 2D 封裝又多加入了一塊中介層（Interposer），讓晶片整合的靈活性再進一步提升，同時透過其中的微縮互連通道（例如 TSV 矽穿孔），達到更高互連密度、更低延遲、更高帶寬等性質。
不過晶片仍是水平放置於中介層之上，因此嚴格定義來說，2.5D 還是屬於水平封裝，只是透過中介層使得佈線密度提升，得以讓不同晶片間靠得更近。
若以台積電的 2.5D 封裝技術 CoWoS（Chip on Wafer on Substrate）製造的 NVIDIA A100 為例，其製程大致如下：
- 將 HBM 及 GPU 等晶片藉由微凸塊（µbump）堆疊至矽中介層（Si Interposer）並填入底部填充劑保護。
- 把整片晶圓倒置到暫時性載板後，透過 CMP 薄化矽中介層並清洗整個晶圓。
- 接著再加上 RDL 和銲球（Bump），用以與後續的 ABF 載板連接。
Source: 自行製作
前半部分的 CoS 製程屬於晶圓級製程，以整片的矽晶圓型態進行加工，由台積電製造；後半部分則是與常見的 BGA 封裝製程較為接近，因此專業封測代工廠（OSAT，如日月光）也有能力進行。
- 將整片矽晶圓從暫時性載板剝離，並放置於膠帶上，隨後切割成單顆的晶片。
- 切割後的晶片從膠帶取下，結合至 ABF 載板上，並完成後續的封裝保護。
Source: 自行製作
CoWoS 因可顯著提升晶片各項性質，雖導入成本較 2D 封裝高，仍被用於各類高階處理器，包含 NVIDIA B100、AMD MI300、Google TPU 等。
3. 3D 封裝
3D 封裝則是真正透過使用矽穿孔（TSV）在沒有中介層的狀況下達成晶片之間的互連，因為增加了垂直部分的堆疊結構，使得 I/O 密度、延遲、帶寬等特性均得以更進一步提升。
其製程主要由 TSV 和晶片堆疊與鍵合組成，步驟大致如下：
- 透過離子蝕刻進行開孔，並使用沉積技術在孔壁覆上一層絕緣材料（如 SiO₂）。
- 將銅填充至已絕緣的 TSV 孔中，以備後續達成電路連接，最後再利用 CMP 去除多餘金屬，確保孔洞和表面平整。
- 進行背面開孔，使 TSV 金屬點暴露出來，以利背面連接。
- 精確對齊和堆疊兩個晶片的銅觸點後，進行加熱，使銅之間產生原子鍵合，完成晶片連接。
- 多層堆疊後接續完成 RDL 和焊球製作，並最終轉移至載板上。
Source: 自行製作
3D 封裝利用 TSV 向上堆疊串連晶片，實現真正的垂直立體封裝，不過因製程成本、良率以及散熱問題，目前僅在晶片結構較為單純的 NAND Flash 和 DRAM 等記憶體 IC 製造上較為成熟（相對應的晶片產品為 3D NAND 和 HBM）；邏輯 IC 則仍處於發展階段，已量產產品中僅有 AMD 的 MI300 系列處理器有使用到此技術（採 SoIC 搭配 CoWoS 的封裝方式）。
上述包含 2D、2.5D、3D 封裝目前主要都以半導體設備進行製造，然產業正積極從矽基材料和晶圓級製造轉向玻璃基板和面板設備，以應對提高性能和成本效益的雙重需求。
因為相比傳統的矽晶圓，面板設備提供了更大的加工尺寸，若可成功規模化生產，將可顯著降低整體封裝成本；又加上玻璃基板較低的熱膨脹係數及優異的介電性質，有望解決如今封裝技術中所遇到的散熱、訊號損耗和大尺寸易變形等問題。以下將詳細說明玻璃基板將如何顛覆現今的先進封裝技術。
玻璃基板如何顛覆現今的先進封裝技術
產業界正積極投入研發，希望將玻璃基板作為新興材料導入先進封裝製程，取代目前矽基板、有機載板等材料，在包含暫時性載板、載板芯材，甚至是中介層中使用。
其中以玻璃基板作為暫時性載板、載板芯材的概念其實在 2023 年就已經出現過，筆者也曾在當時文章中提到玻璃載板的技術（可參考<Intel 玻璃基板是否會對 ABF 載板產生威脅？欣興後市該如何看待？>）；而採用玻璃面板作為暫時性載板的 FOP 技術 FOPLP（Fan-out Panel-Level Packaging，扇出型面板級封裝）更已成功問世和量產。以下將分別進行說明。
作為暫時性載板的 FOPLP 技術，有望更高效和更低成本的封裝多顆大尺寸晶片，然目前受限於 RDL 製作技術限制，技術仍有待持續投入研發
與較為成熟的 FOWLP（Fan-out Wafer-Level Packaging，扇出型晶圓級封裝）使用矽晶圓作為暫時性載板不同，FOPLP 採用了方形玻璃基板並使用面板設備進行封裝，除了封裝面積可以更大以外（以力成已量產產品為例，載板尺寸達 510*515mm），也因方形載板面積使用率較高，就理論而言可更有效率的滿足多顆大尺寸晶片的封裝需求。
除此之外，大尺寸玻璃基板的製造成本遠比矽基板來得低，雙重因素下有望顯著降低先進封裝的成本，因此在近期 AI 晶片尺寸持續增加下獲得大量關注。
Source: 自行製作
Source: Morgan Stanley
FOPLP 製程基本上和 FOWLP 雷同，一樣需進行製作 RDL、放置晶片、填入填充劑等步驟，最後也一樣會將作為暫時性載板的玻璃基板移除。不過現階段面板級 FOP 製程在製作 RDL 上仍相對晶圓級製程來得不成熟，其佈線密度極限值較大（線寬/線距值（L/S）介於 5~10µm 間），導致 I/O 密度受限，目前只能應用在對佈線密度要求較低的成熟製程晶片上，例如 PMIC、RF 等。
如今多家業者均已投入 FOPLP，其中力成和群創更分別進入量產和試產階段；台積電則在近期宣布投入相關技術開發，持續努力將 L/S 縮小至符合 AI 晶片所需的 2µm 以下，預計有望在三年內量產。未來有機會看到 FOPLP 進一步被使用在先進製程晶片的封裝上，然有待產業持續投入技術研發。
Source: Digitimes
取代有機芯材的玻璃核心載板技術，利用玻璃材料特性提升載板穩定性、平整度及訊號損耗表現
傳統的 ABF 載板是以由玻纖布浸潤於樹脂後，再與銅箔一起壓製的銅箔基板為核心層，多層銅箔基板在較為關鍵的互連層以 ABF 材料進行增層後製造而成。
但隨著晶片尺寸的增大與佈線密度的提升，ABF 載板的面積和層數不斷增加，各層材料間熱膨脹係數差異的影響逐漸放大，使載板更容易產生翹曲（Warpage）而導致封裝良率和信號完整性下降等問題。目前業者主要透過增厚玻纖布和採用絕緣增層膜等方式解決。但另一方面，在厚度增加的同時，又可能造成散熱效率降低、訊號傳輸延遲增加等問題，替換載板芯材的概念隨之出現。
參考 Intel 在 Intel Innovation 2023 發布的玻璃基板研究成果，可在顯著降低厚度下，利用玻璃本身熱膨脹係數較低的性質，達到更佳的結構穩定性和載板平整度，且較低的介電係數也帶來較好的訊號損耗表現。
Source: Intel
玻璃核心載板的製程與傳統 ABF 載板有所差異，簡單而言會經過 TGV（玻璃穿孔）雷射改質、濕蝕刻（用於處理表面讓後續金屬沉積效果更好）、鍍膜填銅等多道製程處理，最後再進行 ABF 壓合增層。
Source: 鈦昇、自行製作
但目前玻璃核心載板仍在製程上有諸多考驗，包含因本身材料特質導致易碎易產生微裂縫、表面光滑不易附著金屬層等問題，同樣有待相關廠商持續推動技術演進。
取代矽中介層的玻璃中介層技術，可在控制訊號損失上得到顯著提升
基本上，矽中介層的角色與載板十分雷同，主要都是透過重新分配線路的方式，增加 I/O 數量和進行信號重新分配，只是在佈線密度的要求上有較大的差異，因此玻璃基板也被寄與厚望，期待有朝一日可作為中介層使用，預期將在成本、電性等面向上得到顯著優化。
不過參考目前業界玻璃載板技術水平在 TGV 孔徑和 RDL L/S 上分別可達到約 40µm 和 10µm，仍距離 2.5D 封裝中介層所要求的 10~20µm 和 2µm 有段差距，因此判斷短期內較有可能進入大規模量產的依舊是 FOPLP 和玻璃核心載板技術。
以下將針對目前已投入研發或量產相關設備及技術的公司進行介紹。
玻璃基板先進封裝技術相關供應鏈
鈦昇（8027）- TGV 設備
鈦昇與 Intel 已針對多款先進封裝設備進行合作，主要針對 TGV 前段製程的雷射切割、雷射檢測進行研發，相關設備已在 2024 年 4、5 月正式第一波出貨。
