我們把全加器和全減器的輸出，稍微經過一點加工，我們會看出一些端倪。
以下為全加器:
以下為全減器:
現在，透過上面的布林運算式，我們可以發現，其可以由現有的半加器、半減器組合成等校的邏輯電路，相信把圖畫出後你就會明白了。
上圖等校於全加器
上圖等校於全減器
像這樣的等校電路，由小組件設計出大組件，在硬體描述語言(Verilog也是常見的設計做法)，關於此部分，我們會在Verilog實習章節再做討論。
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