捨棄差動放大器！交流電壓偵測的減法設計：當被動網路已足夠

上一篇(MCU 的交流電壓偵測實務：差動倍率與偏置電壓 (Offset) 的計算)我們聊過利用差動放大器來實現交流電壓偵測。但當我們面對消費級產品的成本壓力時，是否一定要動用運算放大器（Op-Amp）？今天我們來談談如何利用一個 RC 低通濾波器與電阻分壓，完成同樣的交流電壓偵測任務。

第一步：為什麼能「拿掉」差動放大器？

• 需求重定義：在許多場合（如家用電器），我們關心的並非「極度精確的共模抑制」，而是「電壓的有效值」。
• 前提條件：電路上拉電阻和下拉電阻比值差異大。

第二步：解構這個「被動式偵測」電路

• 分壓網路 (R1, R2, R3 vs R4)：維持與之前相同的 1/300 比例，確保訊號縮放比不變。
• DC 偏置 (1.65V)：雖然拿掉了 Op-Amp，但偏移（Level Shift）邏輯依然透過 1.65V 參考點達成。
• 低通濾波 (R9/C1 或 R10/C2)：為了濾除高頻雜訊，防止採樣誤差，這也是補償掉因為「無放大器驅動」而可能產生的訊號抖動。

第三步：設計取捨 (Trade-offs) —— 工程師的思維核心

• 方案 A（Op-Amp 版）：高阻抗輸入、低輸出阻抗（驅動能力強）、精準度高，適合高端儀器。
• 方案 B（RC 被動版）：低成本、無功耗（無 Op-Amp 供電需求）、結構簡單、故障率極低，適合對成本敏感的量產產品。

V_{ADC_L1}電壓的完整推導公式為：

1. 電路結構簡化

• 輸入側：交流訊號 L1 經過由三個 10MΩ 電阻（R1, R2, R3）組成的上臂，總阻抗 R_upper = 30MΩ。
• 分壓側：訊號經過分壓點後，接往由 R4（100KΩ) 組成的下臂對地。
• 偏置側：1.65V參考電壓透過R4（100KΩ) 注入分壓點。

2. 應用重疊定理 (Superposition)

由於這是一個線性網路，我們分別計算 L1 與 1.65V 對 V_{ADC_L1} 的貢獻：

A. 由 L1 對 V_{ADC_L1} 的貢獻 V_{L1_part}

此時將 1.65V 視為接地。L1訊號經過R_upper（30MΩ) 與R4（100KΩ)的分壓。

B. 由 1.65V 對 V_{ADC_L1} 的貢獻 V_{1.65V_part}

此時將 L1 視為接地。1.65V訊號經過R4（100KΩ) 與R_upper（30MΩ)的分壓。

3. 最終輸出公式 (V_{ADC_L1})

合併上述兩部分，得到V_{ADC_L1}的推導結果：

4. 電路模擬驗證

• 計算值：V_{ADC_L1(pk)} = 2.2083Vpk
• 模擬值：V_{ADC_L1(pk)} = 2.2079Vpk

【技術深度】 ADC 的負載效應（Loading Effect）的實務挑戰

大多數 MCU 的 ADC 內部結構其實是一個採樣電容 (C_sample)。每當採樣開始，電容會瞬間連接到輸入節點，並在極短的時間內（通常幾百 ns 到幾 μs）充電至目標電壓。

現象：因ADC採樣導致電流流入MCU內部，也會因為RC濾波的R9造成電壓差，造成V_{ADC_L1}與R4電阻有電壓差，也會就造成誤差的來源。

如何解決這個「誤差」？

1. 加大採樣時間（Sampling Time）：這是成本最低的方法。在 MCU 的軟體設定中，拉長 ADC的取樣時間（Sampling Time/Acquisition Time），給電容充飽的時間，但缺點取樣點數會減少。
2. 增加並聯電容（Buffer Capacitor）：在 ADC 的輸入腳位旁增加一個 0.1μF的陶瓷電容，作為「電荷儲存池」。當 ADC 採樣電容瞬間抽電時，由這個電容提供電流，避免電壓瞬間下墜。
3. 增設阻抗匹配（Buffer）：若精度要求極高，即便要省掉差動放大器，也建議在 ADC前端加一個電壓隨耦器（Voltage Follower）。它就像一個緩衝區，具備極高的輸入阻抗與極低的輸出阻抗，能完美隔離前後端。