## 為什麼 CPO 不是光學故事，而是製程整合故事
*AI Infrastructure Notes｜Part 2 中文版*
*Sinclair Huang*
大家都在說 AI 需要更多頻寬。
這句話沒有錯。
當 AI 叢集從數千顆 accelerator 擴大到數萬顆，甚至走向 million-GPU-scale system，網路就不再只是背景層。它會變成 compute fabric 本身的一部分。Copper 會先碰到距離、功耗與 signal integrity 的限制；optical interconnect 會被推得更靠近 switch ASIC；co-packaged optics，也就是 CPO，會成為很自然的下一步。
這是故事中比較容易理解的部分。
更難的問題不是光有沒有用。
更難的問題是：**製造窗口能不能撐住？**
2025 年 3 月，NVIDIA 發表 Spectrum-X Photonics 和 Quantum-X Photonics，把 co-packaged optics networking switches 放進大型 AI factories 的路線圖。TSMC 也公開表示 COUPE-on-substrate CPO solution 將在 2026 年開始 production。Broadcom 則宣布 Tomahawk 6 Davisson，這是一顆 102.4-Tbps、採用 co-packaged optics 的 Ethernet switch。
產業敘事已經很清楚：**light is moving closer to the ASIC.**
但 CPO 真正困難的地方，不是我們缺少光學物理。SiN waveguide、Cu-Cu bonding、Ge photodetector 這些模組單獨來看都不是新東西。真正的問題是：當它們必須在同一個 package 裡共存，同時受到 BEOL-compatible thermal budget、wafer-scale variation 和 production yield 的限制時，製程整合邊界會開始出問題。
這就是為什麼我認為：**CPO 不是光學故事，而是製程整合故事。**
我在開發 advanced semiconductor manufacturing training curriculum 的過程中，讀了近期 CPO / silicon photonics / hybrid bonding / Ge detector 的文獻，也和一些真正跑 deposition、CMP、BEOL、implant、hybrid bonding、silicon photonics 製程的工程師交流。反覆看到同一個 pattern：
**瓶頸不是某個單一新發明還沒有出現。**
**瓶頸是幾個成熟製程模組，在整合邊界互相碰撞。**
這篇文章聚焦三個 failure modes：
1. SiN waveguide propagation-loss drift
2. EIC-PIC Cu-Cu hybrid-bonding voids
3. Ge photodetector dark-current drift
先說一個本文刻意先不展開的問題：laser-source integration 和 laser thermal management。CPO 系統到底會走 external laser source、co-packaged laser source，或某種 hybrid architecture，仍然是很重要的架構爭論。Laser 很怕熱，這個問題值得單獨寫一篇。
但即使 laser 被放在 package 外面，PIC/EIC manufacturing stack 仍然必須通過下面這三個製程窗口。這也是為什麼本文聚焦在 optical path 以及 EIC-PIC integration boundary 內部的製造失效模式。
Figure 1. 三個 CPO 製程整合失效模式沿著單一 optical path 展開：SiN waveguide scattering loss、Cu-Cu hybrid-bonding voids，以及 Ge detector dark-current drift。
## 60 秒版
> CPO 常被描述成「光取代銅」。
> 這個方向大致正確，但不完整。
> 製造問題更具體：
> **CPO requires FEOL-grade process quality under a BEOL thermal budget.**
> 這個衝突出現在三個地方：
> **SiN waveguide** 想要低損耗、高溫成膜品質，但 BEOL integration 迫使它走向低溫 PECVD 加上後處理。
> **Cu-Cu hybrid bonding** 使用 BEOL copper technology，但需要接近原子級的 surface control，尤其是 Cu recess 和 wafer-scale bonding yield。
> **Ge photodetector** 想要高品質 epitaxy 和 annealing，但 BEOL-compatible integration 把 thermal budget 壓在低於最佳 detector performance 所需的溫度以下。
> 所以真正的 CPO 問題不是：
> **Can optics beat copper?**
而是：
> **Can thin-film deposition, CMP, BEOL metallization, ion implantation, Ge epitaxy, and hybrid bonding be co-optimized inside one manufacturable window?**
> 這就是為什麼 integration-control point 會變得特別有價值。
> **物理沒有突然改變。改變的是 tolerance budget。**
## 用另一種方式閱讀 CPO headlines
市場對 CPO 的反應很快。
IDTechEx 預估 co-packaged optics market 會在 2036 年超過 200 億美元，2026–2036 年 CAGR 約 37%。NVIDIA 和 Broadcom 都把 CPO 拉進 AI networking roadmap 的核心。Foundry roadmap 也開始出現幾年前還不在主流討論裡的 CPO line items。
在 public markets 裡，**“CPO exposure”** 正快速變成一個 narrative。可是很多討論停在 roadmap 和 TAM，很少往下問：真正最緊的 manufacturing window 在哪裡？
這也是我在讀 NVIDIA、Broadcom 和 foundry roadmaps 時一直注意到的 gap：簡報會告訴你 bandwidth 要往哪裡走，但很少告訴你哪一段 tolerance budget 會先痛。
如果只讀 headline，故事聽起來很乾淨：
Copper runs out of room.
Light moves closer to the chip.
Photons beat electrons.
Problem solved.
但把那些 slides 拆回 actual unit-process steps 之後，bottlenecks 並不是純光學問題。
它們坐在幾個看起來各自已經成熟的製程模組邊界上：thin-film deposition、CMP、ion implantation、BEOL metallization、hybrid bonding、Ge epitaxy。
放在一起
每個模組都有數十年的工程成熟度。
困難的是：把它們全部塞進同一個 CPO thermal、optical、electrical 和 yield budget 裡。
這時候，tolerance 會同時縮小一到兩個數量級。
一個簡單例子就能說明整個問題。
在傳統 BEOL Cu damascene 製程裡，post-CMP surface roughness 達到 Rq ≈ 1–2 nm 已經可以算非常好。流過 copper 的 current，通常不會在乎這個尺度的表面起伏。
但如果 SiN waveguide 被放在接近這個 copper-integrated stack 的位置，同樣的表面起伏會開始和 telecom-wavelength light 互動。對 electrons 來說看不見的 noise，對 photons 來說可能變成可量測的 dB/cm loss。實際 magnitude 會取決於 roughness amplitude、correlation length、sidewall versus top-surface contributions、mode overlap、waveguide geometry 和 cladding design。
重點不是單一數字。
重點是：**同一個製造表面，會被兩套不同物理系統給出兩種不同判決。**
這就是 CPO 問題。
## Failure Mode #1：SiN waveguide propagation loss drift
### 當 thin-film deposition 和 CMP 共同決定一條 optical path 的命運
**Key window：**SiN waveguide loss 不是單純設計變數。在 reported foundry-compatible flows 裡，它高度受 film quality、CMP roughness、correlation length 和 post-processing 影響。實際目標不是普通 BEOL planarity，而是 optical-grade roughness。
CPO optical path 的第一段通常是 SiN waveguide。它的品質會直接設定 optical power budget。
一個 CPO optical engine 的 laser launch power 是有限的，光訊號接著會經過 modulation、routing、coupling 和 detection。每多 1 dB insertion loss，都是對 system reliability 和 energy efficiency 的直接消耗。
SiN waveguide propagation loss 主要有三個來源：
1. Intrinsic material absorption，包括 Si-H 和 N-H bond absorption
2. Surface and sidewall scattering，尤其在 telecom wavelengths 重要
3. Lithography 和 etch 帶來的 geometric non-uniformity
第二項就是 process integration 變得關鍵的地方。
Scattering loss 不是只靠 optical design 就能決定。它會被 deposition recipe、post-deposition anneal、CMP process，以及 manufacturing flow 留下來的 roughness correlation length 強烈 影響。
一篇 2023 年 foundry-compatible deposited SiN 的研究清楚顯示 process delta 可以有多大。PECVD SiN 不做 CMP 時，loss 超過 10 dB/cm；PECVD 加 CMP 之後，loss 可以降到 1 dB/cm 以下。再加上 annealing，reported flow 裡 RTA 可以到 0.28 dB/cm，furnace annealing 可以到 0.06 dB/cm。
結論很簡單：
從 **“PECVD as deposited”** 到 **“PECVD plus CMP plus anneal”**，optical loss 可以改善大約兩個數量級。
但這個改善不是免費的。
每增加 1 dB link loss，optical launch power 大約要增加 26%，因為 10^(0.1) ≈ 1.26。更多 optical power 代表更多 heat、更多 thermal drift，以及更大的 reliability pressure。
所以 waveguide roughness 不是一個外觀指標。
它是 system-level power 和 reliability variable。
### Thermal-budget conflict
LPCVD SiN 可以在約 780°C 做出 dense、high-quality film。高溫有助於去除 hydrogen-related bonds，改善 film quality。
但 780°C 與 BEOL copper environment 不相容。
PECVD SiN 可以在約 300–400°C 沉積，因此比較 BEOL-compatible。但 PECVD film 通常有更高 hydrogen content、較低 density、較高 stress，並且更依賴 deposition microstructure 和 post-processing。
這是第一個核心 CPO 衝突：
**Optical layer 想要 high-temperature film quality。Package integration stack 只允許 low-temperature processing。**
實際的 industry answer 是 PECVD plus post-processing：
Low-temperature deposition → CMP planarization → low-thermal-budget anneal.
Process window 很窄，因為最後結果取決於好幾種過去通常不會被一起當成 optical system 來優化的 toolsets。
### 為什麼 CMP 成為 hinge
在標準 BEOL copper CMP 裡，目標是 planarity 和 residue removal。Rq 小於 1 nm 已經是 high-end work。
但 SiN waveguide CMP 走向的是 optical-grade flatness。文獻和工程對話中討論的 draft process targets 更接近 Rq < 0.3 nm，而且 sidewall roughness、correlation length 和 particles 都會進入 loss。
這代表三件事必須同時成立：
1. 更小的 abrasive particle size
2. 更低的 scratch generation during pad conditioning
3. 接近 zero 的 post-CMP particle contamination
這是要求 CMP 像 optical polishing 一樣工作，但又要維持 semiconductor wafer throughput。
這個組合才是難點。
## Failure Mode #2：EIC-PIC Cu-Cu hybrid-bonding interface voids
### 當 BEOL copper damascene recess control 決定 CPO 的 electro-optical conversion fate
**Key window：**Cu surface 不能只是「平」。在 reported hybrid-bonding experiments 中，有用的 recess window 只在幾 nanometers：太淺會有 Cu protrusion 和 failed dielectric bonding；太深則可能在 anneal 後 Cu contact 不足並形成 void。
TSMC COUPE 重要的 manufacturing idea，不只是它用了 silicon photonics，而是它把 electronic IC 和 photonic IC 透過 advanced 3D integration 拉得非常近。
這個 interface 很重要，因為 photonic chip 需要面積，electronic driver 和 SerDes circuits 則受益於 advanced logic nodes。如果兩者之間還要經過很長的 copper path，就會吃掉許多 energy 和 latency benefits。
因此，wafer-scale EIC-PIC hybrid bonding 會變成 CPO 的 key control point。
問題是： hybrid bonding 會把 copper 從「只是一條 conductor」變成 structural and electro-optical interface。
### 反直覺的 Cu recess window
Hybrid bonding 的關鍵前置步驟是 CMP。
Wafer surface 會同時有 dielectric 和 exposed copper。Bonding 前，dielectric surfaces 必須先緊密接觸。Anneal 時，copper 會向上 thermal expansion，完成 electrical connection。
這代表 bonding 前 copper 必須略低於 dielectric surface。
太高， dielectric surfaces 不能正確 bonding。
太低， anneal 後 copper contact 不良。
在 cited bonding literature 中，實際最有用的 window 只有幾 nanometers：Cu recess 約 3–5 nm；當 recess 太淺或太深時，就會出現 failure modes。
這是第二個核心 CPO 衝突：
**Hybrid bonding 使用 BEOL copper，但要求 FEOL-grade surface precision。**
傳統 copper damascene CMP 可以容忍比較寬的 process window。CPO hybrid bonding 會大幅縮緊這個問題，因為 target 必須在 300 mm wafer 上大量 pads 同時命中。
這不只是 resistance issue。
這是 yield issue。
而在 CPO 裡， yield compounding 很殘酷。
舉例來說，如果一個 package 整合 36 條 optical paths，而每條 path yield 是 99%，package-level yield 會是 0.99^36，約 70%。這還沒有計入其他 package defect。
所以, 一個看起來很小的 per-element process miss，會變成 system-level manufacturing problem。
### 其他隱藏 failure points
Cu recess 只是第一個問題。
Copper surface oxidation 會在 bonding 前形成薄 CuO layer。Low-temperature anneal 可能無法完全移除這層 interface layer，導致 resistance 上升、bond strength 下降。
Interface voids 可能來自 grain structure、non-uniform bonding、local contamination 或 thermal cycling。Voids 不只是 electrical defects，也是 stress concentrators。
EIC、PIC、dielectric layers 和 metal stack 之間的 CTE mismatch，會帶來 long-term reliability risk。
Electromigration 在 hybrid-bonding interface 也會改變意義。這個 interface 不是一般連續 copper line，而是 non-native Cu-Cu interface，在 high current density 和 thermal stress 下可能有不同可靠度行為。
在傳統 BEOL thinking 裡，copper 主要被視為 current path。
在 CPO 裡，copper 變成 electro-optical integration surface。
這是 完全 不同 的標準。
## Failure Mode #3：Ge photodetector dark-current drift
### 當 ion implantation 和 defect management 決定 optical signal 能否被聽見
**Key window：**Detector 必須同時滿足 dark current、responsivity、bandwidth 和 BEOL thermal-budget targets。這很難，因為最好的 Ge material quality 通常想要比 BEOL stack 願意給的溫度更高。
光走完 waveguide 並穿越 integrated optical path 之後，最後要被轉回 electrical signal。
這通常由 Ge 或 SiGe photodetectors 完成。
Ge 有吸引力，因為 silicon 無法有效吸收 telecom wavelengths，而 germanium 可以吸收 1310 nm 和 1550 nm light，同時仍屬 Group IV，比 InGaAs 這類 III-V materials 更 CMOS-compatible。
但 detector 的核心指標不只是 responsivity。
還有 dark current。
Dark current 是沒有光時仍然流動的 current。它會抬高 noise floor、降低 sensitivity，並吃掉 optical-link margin。
### Lattice-mismatch problem
Ge-on-Si 有一個 fundamental materials problem：Ge 和 Si 的 lattice mismatch 約 4.2%。
這個 mismatch 會在 epitaxy 過程中產生 threading dislocations。每一個 dislocation 都可能成為 recombination center，並貢獻 dark current。
Typical threading-dislocation-density ranges 會因 epitaxy 和 anneal process 差異而跨越好幾個數量級。粗略來說，unoptimized epi 可能在 10^8–10^9 cm^-2；optimized SiGe buffer 和 cyclic anneal flows 可以往 10^6–10^7 cm^-2 走；領先的 research demonstrations 可以推到 10^5 cm^-2 以下。
所以 detector problem 不是純光學問題。
它是 materials and defect engineering。
### Ion implantation versus in-situ doping
Ge photodetectors 需要 doped regions。大致有兩條路。
Ion implantation plus RTA 給你精準的 placement 和 concentration control，也符合 mainstream CMOS thinking。但 Ge 裡的 implantation damage 可能很嚴重，end-of-range defects 會變成 dark-current centers。
In-situ doping during epitaxy 可以避免 implantation damage，但 profile control、process stability 和 EHS controls 會更困難。
一篇 2021 年 *Optics Express* 論文比較後發現，在 Ge seed-layer growth 期間做 in-situ As doping，dark current 比 ion-implant route 低很多。
這不是 optics breakthrough。
這是 doping-process breakthrough。
### BEOL thermal-budget squeeze
最困難的是 BEOL-compatible Ge detector integration。
High-quality Ge epitaxy 往往想要 700°C 左右的溫度。Dislocation annealing 可能想要更高溫。Dopant activation 也可能需要高於 BEOL copper 和 low-k materials 舒適範圍的溫度。
但 BEOL integration 會把 process 壓在大約 450°C 以下。
這是第三個核心 CPO 衝突：
**Ge detectors 想要 high-temperature material quality，但 CPO integration 會限制 temperature budget。**
所以 detector 可能被迫在低於理論 performance ceiling 的狀態下工作，不是因為 detector physics 不清楚，而是 integration stack 不允許 ideal process。
## The underlying conflict
把三個 failure modes 放在一起， pattern 就清楚了。
Figure 2. CPO 的核心整合衝突：一邊是 FEOL-grade process quality，另一邊是 BEOL thermal budget，而 CPO 剛好站在同時要求兩者的重疊區。
**CPO requires FEOL-grade process quality at BEOL thermal budget.**
SiN waveguide 需要 low-loss film quality，但 CPO 迫使它走向 low-temperature deposition 和 post-processing。
Cu-Cu bonding 使用 BEOL metallization，但要求 few-nanometer recess window 和 wafer-scale uniformity。
Ge detector 想要 high-temperature epitaxy 和 annealing，但 BEOL integration 限制 thermal budget。
這不是單一更好的 optical component 能解決的問題。
它需要 cross-module process co-design：
Deposition with CMP.
CMP with hybrid bonding.
Epitaxy with ion implantation.
Thermal budget with optical loss.
Package yield with device-level variation.
這就是為什麼 CPO 是 process-integration story。
也因此 integration-control point 會變得特別有價值。
CPO 的 early production phase，應該會偏向那些能同時看見並控制 FEOL、BEOL、3D integration 和 advanced-packaging boundary 的玩家。
這不代表單一玩家會擁有整條鏈。
Optical-component vendors、switch-ASIC companies、laser suppliers、packaging houses、foundries 和 system integrators 都仍然很關鍵。
但能做出 cross-module tradeoffs 的那一方，會有不同型態的 leverage。
CPO 不是靠單一 component 看起來最好來取勝。
它靠的是 surviving production 的 integration window。
## 這對投資人意味著什麼
評估 CPO-exposed companies 時，不要只問一家公司有沒有 silicon photonics。
這個問題太寬了。
更尖銳的問題是：當 CPO 從 roadmap 走向 production，這家公司有沒有控制那個變得更困難的 manufacturing window？
可以問得更具體：
它有沒有 long-running SiN process R&D capability？
它是否理解 PECVD/LPCVD optical-quality tradeoffs？
它是否能把 CMP 控制到 optical-grade roughness？
它有沒有 production-scale hybrid-bonding experience？
它有沒有 low-thermal-budget Ge epitaxy 和 detector IP？
它能不能解釋 package-level yield，而不只是 device-level performance？
用這種方式問，可信的名單會立刻變短。
這也是為什麼我會把 **product exposure** 和 **process-control exposure** 分開。
Product exposure 比較容易看見： optical engines、switch ASICs、pluggable modules、CPO roadmaps、customer announcements。
Process-control exposure 比較容易被忽略：low-temperature deposition、optical-grade CMP consumables、post-CMP cleaning、hybrid-bonding tools、wafer-level inspection、in-line metrology、reliability qualification。
市場通常更快 pricing 第一類，因為它比較容易敘事。
但如果 CPO 本質上是 process-integration problem，第二類可能掌握決定誰能真正 ship 的 yield windows。
這不代表每一家 equipment、materials 或 metrology supplier 都是「CPO winner」。
它代表正確的 due diligence question 變了。
不要只問誰有最漂亮的 optical story。
要問誰控制 optical story 所依賴的 process window。
## 這對製程工程師意味著什麼
CPO 不是外星技術。
它是 thin-film deposition、CMP、BEOL metallization、ion implantation、etch、epitaxy、metrology 和 reliability engineering 這些既有技能的極限應用。
差別是 success criteria 變了。
我在和 BEOL 和 CMP 工程師交流時注意到一件事：有些人一開始並不覺得自己是 “photonics people”。但 CPO 出現之後，boundary 會移動。他們的 roughness、recess、cleaning 和 reliability windows，突然變成 optical-link variables。
對 electrons 足夠好的 surface，對 photons 可能不夠好。
對 copper 可接受的 thermal budget，對 Ge 可能不夠。
對 BEOL 來說 respectable 的 CMP window，對 hybrid bonding 可能太鬆。
這就是為什麼 photonic era 最後可能比大家想像中更獎勵 process engineers，尤其是那些願意跨模組思考，而不是守著單一 process silo 的工程師。
關於 metrology 補一個說明：當我問 AFM roughness，我不是說 AFM 是唯一的 high-volume answer。AFM 多半是 process-characterization 和 excursion-analysis tool，不是每片 wafer 都能跑的高速 in-line screen。量產時更好的問題是：公司是否有 wafer-level metrology loop，把 AFM sampling、OCD 或 scatterometry、ellipsometry、defect inspection、test structures、microring maps 和 optical cut-back data 串成一個 process-control system。
## 結語：光子時代真正的贏家，可能是製程工程師
在 keynote deck 裡，CPO 看起來像 optical story。
打開 manufacturing flow 之後，它變成另一件事。
Optics 已經清楚了好幾十年。
決定 mass production 的，是 process stack 能否同時交付：
- SiN waveguide CMP roughness 低到符合 optical loss targets
- Cu recess control 緊到足以支撐 hybrid bonding
- Ge detector dark current 在 BEOL thermal budget 下仍然夠低
- Wafer-scale uniformity 和 package-level yield 高到可以 commercial deployment
我越研究 AI infrastructure，越覺得最不 glamorous 的問題，往往最能揭露真相。
下次當一家公司說它已經準備好 CPO production，最有用的問題可能不是 bandwidth。
而是這句：
**What does your SiN waveguide AFM roughness distribution look like?**
能立刻回答這個問題的公司，才是真的接近了。
而且他們通常不會先拿 bandwidth slides 說故事。
## Further reading
如果想繼續深入，我會從這些主題和參考資料開始：
1. **NVIDIA Spectrum-X Photonics / Quantum-X Photonics** — co-packaged optics for AI networking 的 官方 公告 與技術資料。
2. **TSMC COUPE / SoIC / 3DFabric materials** — compact universal photonic engine、hybrid bonding 和 advanced packaging integration 的公開揭露。
3. **Broadcom Tomahawk 6 Davisson** — CPO Ethernet switch architecture 與 early customer availability 的公開材料。
4. **IDTechEx CPO market forecast** — 理解 co-packaged optics 商業時程與 market-size expectations。
5. **Ultra-low-loss silicon nitride photonics** — PECVD / LPCVD SiN waveguides、CMP planarization、annealing、propagation-loss reduction。
6. **Cu-Cu hybrid bonding reliability** — Cu recess control、interface voids、surface oxidation、electromigration、wafer-scale hybrid bonding。
7. **Ge-on-Si photodetectors for BEOL photonics** — Ge epitaxy、threading dislocation density、dark current、in-situ doping、implantation damage、low-thermal-budget integration。
8. **BEOL copper interconnect reliability** — copper damascene、low-k integration、electromigration、post-Cu interconnect scaling。
## References
1. NVIDIA, “[NVIDIA Announces Spectrum-X Photonics, Co-Packaged Optics Networking Switches to Scale AI Factories to Millions of GPUs](https://nvidianews.nvidia.com/news/nvidia-spectrum-x-co-packaged-optics-networking-switches-ai-factories),” March 18, 2025.
2. TSMC, “[TSMC Debuts A13 Technology at 2026 North America Technology Symposium](https://pr.tsmc.com/english/news/3302),” April 23, 2026.
3. Broadcom, “[Broadcom Announces Tomahawk 6 – Davisson, the Industry’s First 102.4-Tbps Ethernet Switch with Co-Packaged Optics](https://investors.broadcom.com/news-releases/news-release-details/broadcom-announces-tomahawkr-6-davisson-industrys-first-1024),” October 8, 2025.
4. IDTechEx, “[Co-Packaged Optics (CPO) 2026–2036](https://www.idtechex.com/en/research-report/co-packaged-optics-cpo/1138).”
5. Ji, X. et al., “[Ultra-Low-Loss Silicon Nitride Photonics Based on Deposited Films Compatible with Foundries](https://arxiv.org/abs/2301.03053),” 2023.
6. Bose, D. et al., “[Anneal-free ultra-low loss silicon nitride integrated photonics](https://www.nature.com/articles/s41377-024-01503-4),” *Light: Science & Applications*, 2024.
7. Cheemalamarri, H. K. et al., “[Void-free Cu/dielectric hybrid bonding at low-temperature enabled by ultrathin metal passivation engineering for 3D-IC applications](https://www.nature.com/articles/s44172-026-00649-w),” *Communications Engineering*, 2026.
8. Lu, T.-F. et al., “[Effect of Cu Film Thickness on Cu Bonding Quality and Bonding Mechanism](https://www.mdpi.com/1996-1944/17/9/2150),” *Materials*, 2024.
9. Lin, Y. et al., “[Low-power and high-detectivity Ge photodiodes by in-situ heavy As doping during Ge-on-Si seed layer growth](https://opg.optica.org/abstract.cfm?uri=oe-29-3-2940),” *Optics Express*, 2021.
10. Marzen, S. et al., “[High performance germanium on silicon photodiodes for back-end-of-line photonic integration](https://pubs.aip.org/aip/apl/article/123/11/111105/2910867/High-performance-germanium-on-silicon-photodiodes),” *Applied Physics Letters*, 2023.
11. Edelstein, D., “27 Years of Copper Interconnects and Beyond: BEOL for Current and Future Technology Nodes,” *IEDM*, 2024.
## 作者註
我研讀整理半導體製造相關的技術教材，重點是把 unit processes — deposition、lithography、etch、CMP、implantation、BEOL、process integration — 連接到 advanced packaging 和 AI hardware infrastructure。
這篇文章是我持續嘗試做的一件事：把 semiconductor process details 翻譯成 engineers、investors 和 technology operators 都能使用的 strategic language。目的不是 review 每一篇 CPO literature，而是找出一項技術從 roadmap slides 走向 high-volume production 時，最可能變成關鍵的 manufacturing constraints。
所有觀點僅代表我個人。
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